对Catapult SL Synthesis综合工具的研究——一种用于FPGA开发的算法综合工具

摘要

FPGA的集成度越来越高,内部资源越来越丰富,可实现的功能也越来越多,开发难度越来越大。使用传统的FPGA开发流程,需要专门的设计人员把C/C++语言等高级语言建模的算法使用硬件描述语言进行RTL级建模,由于硬件描述语言和高级语言在对同一算法的实现上有比较大的差别,因此RTL级代码设计人员一旦对算法的理解不完全正确,就可能导致算法无法正确实现。另外RTL代码调试也需要较长的时间。上述因素导致开发难度增加,开发周期加长。因此需要一种效率更高的开发流程实现日趋复杂的FPGA项目的开发。
　　 Mentor公司的C语言算法综合器——Catapult SL Synthesis可以把非定时的C/C++算法综合成RTL级网表,从而省去了设计者编写RTL级代码和调试代码的时间,提高了FPGA开发的效率。
　　 本文对Mentor Graphics公司的Catapult SL Synthesis做了详细的介绍和研究,并通过分别使用传统的FPGA开发流程和使用Catapult算法综合工具的开发流程分别实现线性相位FIR滤波器,并对两种实现方案的结果进行对比,以研究CatapultSL Synthesis算法综合工具的特点。本文在传统开发流程中使用VHDL语言,在Catapult开发流程中使用C语言分别对FIR滤波器进行描述。