高效超高速直接数字频率合成器关键技术研究

摘要

直接数字频率合成器（DDS，Direct Digital Synthesizer）伴随着集成电路行业的迅猛发展而不断进行更新优化，其作用愈加重要，作为现在频率发生器的一个热门研究方向。一方面DDS具备频率分辨率高、相幅转换时间快、噪声低、功耗低等优点，另一方面DDS的带宽和杂散是最影响其性能的，所以对于高性能高速的DDS芯片关键技术研究是非常有必要的。 本文首先介绍了DDS的原理和基本结构，并对其中的每个模块及其作用都进行了详细的描述。之后分析了影响DDS的性能指标，常见的三种杂散如相位累加器的输出杂散、幅度值的量化杂散和DAC的转换杂散，针对杂散存在的问题介绍了减小杂散、提高DDS性能的方法，并将其中的方法用到了本设计中。针对DDS的核心部分相幅转换模块，着重分析了经典CORDIC算法的原理及其优劣势，然后基于经典CORDIC算法设计了一种升级版的相幅转换算法。该算法将相位累加器的位宽设为32位，并将其输出后的数据截断为19位作为相位字，其中相位字的高三位作为八分区间选择，用来最后的波形合成，而后7位作为粗查找表的寻址地址，用来索引初始的幅度值，最后的9位作为精调的寻址地址，用来对粗值进行精调运算。同时该算法采用正弦线性相位偏置差分法和余弦线性相位偏置差分法对粗查找表里存储的幅度值进行了压缩，之后通过加法器进行了幅度值还原，并对精调查找表存储的幅度值也进行了一定程度的压缩，这样与经典CORDIC算法相比，既减少了计算迭代的次数，又降低了硬件电路的功耗和内存资源占用，提升了运行速度，达到了高效的设计要求。另一方面又加入了Dither伪随机序列发生器，采用多通道内插结构和电流舵DAC来优化DDS。本文的DDS支持单频输出、线性扫描输出和Profile输出三种工作模式，可以完成多种信号调制输出。对输出结果进行FFT分析，SFDR在102dB左右，达到了高SFDR的目标。 论文最后在SMIC180nm1P6M工艺下，对设计的DDS进行了逻辑综合和物理实现。逻辑综合的时序报告显示DDS的关键路径需要3.57ns，频率达到200MHz，16通道重组后，合成的信号最大频率能达到3.2GHz，符合设计的超高速要求。面积报告中显示DDS芯片有38466个单元，其中组合逻辑占了21340个，时序逻辑占了12138个，缓冲/反相单元占1022个，总面积13350053.051716μm2。布局布线之后，芯片面积为1150×1725μm2。时钟树分析显示，插入延时为2ns，时钟树7级，时钟偏差的最大值为129ps。功耗报告显示，总功耗526.75mW，其中内部功耗占367.752mW，开关功耗占158.912mW，静态功耗0.09540mW。最后通过了物理验证，确保了DDS芯片的正确性。

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