乱序超标量处理器寄存器重命名机制的设计与优化

摘要

随着科学技术的不断发展，处理器应用领域越来越广泛，同时应用对处理器的性能需求也在不断提高。处理器性能提升的主要方法有：提升处理器主频和提高指令级并行性，而当下已经不再刻意通过提升主频来提升处理器性能，提高指令级并行性成为提升处理器性能的主要手段。限制指令并行执行的主要原因是指令间存在的相关：包括数据相关、控制相关和名相关。寄存器重命名机制可以消除名相关，在保持指令间依赖关系的同时，挖掘指令间潜在的并行性，从而提升处理器的性能。
　　本文在调研寄存器重命名机制相关研究的基础上，面向项目组在研的一款乱序超标量处理器，设计实现了寄存器重命名机制，并对其进行了优化。本文的主要工作如下：
　　1、寄存器重命名机制的设计。依据处理器微体系结构设计实现了寄存器重命名机制。该机制是一种基于重命名缓冲的方式，拥有独立的重命名寄存器文件，所有类型的体系结构寄存器共用一个重命名寄存器文件，使用重命名映射表记录体系结构寄存器到重命名寄存器的映射关系。
　　2、寄存器重命名机制的优化。采用基于计数器的性能分析方法对处理器进行分析，发现因为重命名寄存器数目不足导致的指令重命名停顿较多，尤其是CFP2000程序更加严重，据此提出增加重命名寄存器个数以提升处理器性能，并实现了重命名寄存器个数可配置的Verilog代码。增加个数势必会导致重命名寄存器文件面积增加，而因为端口数目很多，寄存器文件的面积原本就很大。为了优化面积，提出了一种寄存器文件读端口共享方案以减少寄存器文件端口数，在尽可能较小影响性能的同时减少寄存器文件的面积。
　　3、寄存器重命名逻辑的功能验证。结合多种功能验证手段，对用Verilog实现的寄存器重命名机制及其优化方案进行了功能验证。根据实现的寄存器重命名代码的特点，对不同功能模块采用不同的验证手段，以提高验证效率。
　　4、寄存器重命名机制的评估。分别对用Verilog实现的寄存器重命名机制及其优化方案进行了性能评估和物理评估，以从性能、面积和时序等方面进行综合评估，并确定最终应用在乱序超标量处理器中的寄存器重命名方案。

目录

声明

第一章 绪论

1.1 研究背景

1.2 相关研究

1.3 本文主要工作

1.4 论文结构

第二章 寄存器重命名机制的设计

2.1 乱序超标量处理器概述

2.2 寄存器重命名机制的结构

2.3 寄存器重命名机制的工作过程

2.4 本章小结

第三章 寄存器重命名机制的优化

3.1 基于计数器的性能分析方法

3.2 面向性能的优化

3.3 面向面积的优化

3.4 本章小结

第四章 寄存器重命名逻辑的功能验证

4.1 功能验证概述

4.2 验证方案

4.3 验证平台的搭建

4.4 功能验证结果

4.5 本章小结

第五章 寄存器重命名机制的评估

5.1 性能评估

5.2 物理评估

5.3 本章小结

第六章 总结与展望

6.2 工作展望

致谢

参考文献

作者在学期间取得的学术成果

专业术语说明