基于FPGA的HDLC协议控制器的设计

摘要

本文以符号多项式理论为基础，从理论上论证了任意长度比特组合的CRC校验码的并行算法，提出了并行CRC计算的数学模型，并且以8位二进制序列(即一个字节)为例，介绍了利用此数学模型计算校验码的方法，最后给出了与此算法相对应的VHDL模型。经过对实验数据的对比分析，表明文中所提并行CRC算法的关键路径延迟和硬件面积都得到了优化，以Top-Down设计方法给出了一种HDLC协议控制器的设计方案，用VHDL语言进行了行为级描述，采用Xilinx公司的FPGA产品进行实现。

目录

文摘

英文文摘

哈尔滨工程大学学位论文原创性声明

第1章绪论

1.1 HDLC概述

1.2 HDLC实现方法介绍

1.3 CRC概述

1.4选题依据及所做工作

1.4.1选题依据

1.4.2所做工作

第2章设计方法与关键技术

2.1 EDA技术及其优点

2.2 Top-Down的设计方法

2.3 VHDL语言编程技术

2.4 FPGA和CPLD技术

2.4.1 FPGA与CPLD的特点

2.4.2 FPGA与CPLD的比较与选型

2.5 Virtex系列器件的特点及内部结构

2.5.1 Virtex系列器件的特点

2.5.2 Virtex系列器件的结构

2.6 HDLC的帧结构

2.7本章小结

第3章并行CRC计算

3.1 CRC原理

3.2字节序列计算原理

3.3.1校验码的验证

3.3.2校验码生成

3.3.3三字节序列校验码的计算

3.4并行CRC算法的优化

3.4.1数学模型

3.4.2单字节校验码的并行计算

3.4.3单字节校验码计算的VHDL模型

3.5本章小结

第4章HDLC协议控制器的设计

4.1 HDLC协议控制器的顶层设计

4.1.1 HDLC协议控制器实现的主要功能

4.1.2 HDLC协议控制器的接口信号

4.1.3 HDLC协议控制器的组成

4.2编程寄存器

4.2.1编程寄存器的组成

4.2.2编程寄存器的定义

4.2.3编程寄存器的设置

4.3发送器的设计

4.3.1发送器的主要功能

4.3.2发送器的组成

4.4接收器的设计

4.4.1接收器的主要功能

4.4.2接收器的组成

4.5本章小结

第5章综合

5.1综合参数

5.3综合结果

5.3.1 HDLC协议控制器的综合结果

5.3.2并行CRC生成模块的综合结果

5.4本章小结

结 论

参考文献

攻读硕士学位期间发表的论文和取得的科研成果

致 谢