嵌入式微处理器中高速缓存与内存管理单元的设计与实现

摘要

嵌入式微处理器的设计难题之一在于嵌入式微处理器的高速工作频率与片外存储器的低速读写速度相差很大，这在很大程度上限制了嵌入式微处理器的性能和效率。在现代微处理器中，在嵌入式微处理器内核与片外储器间设计一级或多级高速缓存Cache组成多层次存储体系已经成为了缩小存储器与嵌入式微处理器速度差距的有效解决方法。因此，设计一款高性能的高速缓存对于提高嵌入式微处理器的性能及效率至关重要。 同时，随着嵌入式产品的不断发展，人们对嵌入式设备的要求也越来越高，尤其是用户对程序的需求日益增大。在现代嵌入式系统中，往往需要运行一些复杂的嵌入式操作系统，如Linux、μC/OS-Ⅱ、Windows CE和Android等。这些实时的多任务的操作系统在执行进程切换时以及各进程间地址空间保护上需要内存管理单元（MMU）的支持。由此可见，内存管理单元MMU相关的设计同样是现代微处理器设计的核心技术之一。 面对上述的问题，本论文将以ARM体系结构为主要的研究对象，设计完成相应的高速缓存Cache和内存管理单元MMU。本论文首先从多层次存储器结构和高速缓存Cache的作用入手，通过分析高速缓存Cache以及内存管理单元MMU的工作原理、设计要素等，论证了相连度、Cache的大小、Line的容量以及替换算法等对高速缓存Cache缺失率的影响，得到了高速缓存Cache和内存管理单元MMU的各项设计参数，如相连度、Cache的大小以及TLB结构等。并制定了低缺失率的高速缓存Cache以及基于CAM-SRAM结构的MMU的设计方案。然后根据设计方案，采用top-down的设计方法，利用Verilog HDL硬件描述语言完成了各模块电路的设计。最后分别对各模块电路进行了功能仿真、并对所设计的电路进行了性能分析，结果表明所设计的低缺失率的高速缓存Cache电路性能提升了约1.6倍。

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