Phase locked loops; Voltage-controlled oscillators; Frequency conversion; Silicon; Voltage control; Frequency control;
机译:多相分数PLL的杂散抑制架构
机译:具有前馈多音杂散消除方案的数字PLL在65 nm CMOS中实现<–73 dBc小数杂散和<–110 dBc参考杂散
机译:具有线性采样器和CDAC基数分数的分数-N参考采样PLL
机译:多相分数锁相环的杂散模型
机译:小数N分频PLL的杂散抑制技术。
机译:用于动态应用的GNSS / INS深度耦合硬件原型中INS辅助PLL的建模和开发
机译:用于Gsm应用的无杂散分数N sigma-Delta pLL:线性模型和仿真