マルチチャネルADCを用いたフルデイジタル位相雑音計測におけるサンプリングクロックの位相雑音除去量に関する検討

摘要

マルチチャネルADCを用いたフルディジタル位相雑音計測法では，数値演算部の滅算処理によってCLKに起因する位相雑音を除去しているが，どの程度除去可能なのか明確になっていなかった.そこで本稿では位相雑音のフロァレベルを制御可能なPNSを製作し，それを用いて減算処理による位相雑音除去量を検証した.まず電圧制御移相器と雑音源を用いたPNSを作製し，その位相雑音特性の測定結果と推定値が1 dB以内で一致することを示した.また雑音源のATTの値に応じてPNSのノイズレベルが変化することを示し，ノィズフロアレベルを任意に制御可能なPNSを作製できたことを確認した.次に，作製したPNSを用いて2台の基準発振器を用いたフルデイジタル位相雑音計測法における減算による位相雑音除去量を検証した.その結果，CLKの位相雑音が被測定発振器の位相雑音よりも70dB程度大きいと，減算処理による位相雑音の除去が+分でなく，測定結果に影響を及ぼすことを確認した.減算処理によるCLKの位相雑音除去が十分でない領域については，異なる仕様のADCボードゃDUTを用いて同様の実験を行い、今後その原因を究明する必要がある。