Altera Max Plus II; Verilog HDL; built-in self-testing (BIST); embedded cores-based system-on-a-chip (SOC); sequential circuits; test access mechanism (TAM); test pattern generator (TPG); wrapper; Altera Max Plus II; Verilog HDL; built-in self-testing (BIST); embed;
机译:利用响应数据输出的兼容性在基于核的芯片上系统(SOC)中进行无混淆压缩
机译:利用响应数据输出的兼容性在基于核的芯片上系统(SOC)中进行无混淆压缩
机译:具有内置硬件的基于内核的嵌入式系统的自检
机译:开发基于嵌入式基于芯片系统的测试环境(SOC)
机译:在Altera MAX Plus II开发环境下,使用Verilog HDL测试基于嵌入式内核的时序电路的实现。
机译:开发鲁汶嵌入式图形测试(L-EFT):测试影响嵌入的刺激特征
机译:用于开发和测试嵌入式控制系统并发软件的设计环境
机译:利用基于FpGa的片上系统架构的嵌入式软件认证方法的综合安全性分析和实现框架。