D flip-flop; Low power; carrier mobility enhancement techniques; design rules; standard cells; strained-silicon;
机译:优化CMOS功率单元布局以改善结击穿
机译:技术规模对纳米级块状CMOS数字标准单元泄漏功率的影响
机译:基于标准单元的CMOS数字电路中电源噪声产生的建模
机译:布局优化,以减少数字CMOS标准单元中的内部功率和区域
机译:利用CMOS和单电子技术优化数字逻辑电路的功率,延迟和可靠性。
机译:用于数字域CMOS TDI图像传感器的低功耗数字累加技术
机译:CLIp:用于二维CmOs单元的优化布局生成器