Dept.of Information Engineering, Armored Force Engineering Institute, Beijing 100072;
temporal; formal fault; test generation;
机译:基于时序逻辑的顺序VLSI电路分层测试生成
机译:用可测试性设计掩盖同步时序电路中的冗余故障
机译:用于测试生成(逻辑电路)的可测试性措施的实验评估
机译:使用全局时间逻辑的顺序电路正式测试生成
机译:用于时序电路的全局测试生成系统。
机译:利用时钟脉冲发生器合成遗传时序逻辑电路
机译:基于时间逻辑的顺序VLSI电路的分层测试生成
机译:顺序电路的动态故障折叠和诊断测试模式生成