可重用多链路无阻塞多核环网开关

摘要

针对由于处理器的功能变得越来越复杂而导致芯片的环网开关设计难度变大的问题,提出了一种可重用的无阻塞多核环网开关的设计结构.这种结构采用多链路设计技术,降低了设计难度;同时在结构中加入缓存部件实现了环网开关之间的无阻塞通信;此外,结构采用了参数化设计方法,增强了设计的可重用性和可扩展性.最后,通过采用System Verilog语言搭建的通用分层验证平台完成模块级和系统级验证工作,证明了该设计方案的可行性.