一种基于FPGA考虑同步时延实现合并单元同步的新方法

摘要

精确的同步时间标签有利于电力系统的安全稳定分析,并且能大大简化电子式互感器的校验算法。本文针对合并单元同步模块的采样存在的“伪同步现象”,提出了同步时延的概念,分析了同步时延产生的原因,计算出了不同采样周期下同步时延的大小,并且提出了一种基于FPGA来解决同步时延的合并单元同步方法。此方法实现了多路电流、电压快速准确地进行实时性同步采样。软件仿真验证了该方法的有效性。