一种基于时间延迟的新型双模冗余触发器设计

摘要

随着工艺尺寸的逐渐缩小,时序单元作为微处理器流水线中的关键一环,对α粒子等高能粒子引起的软错误异常敏感。传统的基于时间延迟的三模冗余触发器结构可以屏蔽组合逻辑的SET脉冲、免疫触发器内部的SEU。但其面积开销大、性能损失严重。本文设计了一种新颖的基于时间延迟的双模冗余触发器,有效地利用了C单元来减少晶体管数目。经过模拟验证,这种触发器可以很好地对触发器自身发生的SEU进行免疫,并且对前级组合逻辑的SET脉冲进行屏蔽。所设计的触发器面积开销比基于时间延迟的三模冗余触发器减小约38％,性能提高约14％,功耗也相对较低。