高速并行准循环LDPC编码器算法及实现

摘要

本文针对准循环LDPC（low-density parity check）码的编码问题提出了一种高速并行结构。通常LDPC 码不适于设计高并行度高吞吐率的编码器。我们利用准循环LDPC 码的构造特性，采用分块并行运算的结构进行编码。同时，在每个循环块内也采用八路并行编码，进一步提高处理速率。在Stratix II FPGA上，该编码器可以达到1Gbps 以上的数据处理速率。